请使用verilog或者VHDL设计一个序列发生器。 1、根据输入的 8 位并行数据输出串行数据,如果输入数据在=0—127 之间则输出一位 0，如果输入数据在 128—255 之间则输出一位 1，同步时钟触发； 2、并且对输出位进行检测，输出4个1及以上，检测位为1，否则为0。编写测试模块，并给出仿真波形。
