请问verilog如何利用50mhz晶振产生200mhz时钟？

[已解决问题] 解决于 2017-05-12 16:10

//输入的是FPGA板上50mhz晶振，输出200m时钟

module get200mclk(

　　clk_50m,

　　reset_n,

　　clk_200m

);

...............

请问具体代码如何实现啊，多谢！

coneypo | 菜鸟二级 | 园豆：204
提问于：2017-05-12 11:40

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最佳答案

可以利用FPGA软件自带的锁相环PLL实现倍频。。。

具体参加 https://wenku.baidu.com/view/aeca4741fad6195f312ba69c.html

coneypo | 菜鸟二级 |园豆：204 | 2017-05-12 11:58

其他回答(1)

有难道，不过可行的，

利用门级电路延时，不过不好控制，

fxyc87 | 园豆：153 (初学一级) | 2017-05-12 11:57

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