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回答被采纳 30 ISE写的.vhd用ISim仿真时输入全是‘U’

4位的移位寄存器,编写的代码如下 entity shift is port( a,clk,rst:in std_logic; b:out std_logic ); end shift; archite
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已解决问题 10 VHDL guarded block 使用时出现Guarded signal unsupported in block statement.

按照《VHDL 数字电路设计教程》这本书中写的卫士块实现D触发器的程序,但是出现了问题,程序如下: library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity